计组-存储系统
2020 年 11 月 09 日 194 2729 字 暂无评论

01.存储器结构

  • 主存储器

    • 简称主存,又称内存储器内存),用来存放计算机运行期间所需的大量程序和数据,CPU可以直接随机地对其访问,也可以和高速缓冲存储器(Cache)以及辅助存储器交换数据。
    • 其特点是容量较小、存储速度较快、每位价格高
  • 辅助存储器

    • 简称辅存,又称外存储器外存),是主存储器的后援存储器,用来存放当前暂时不用的数据和程序,以及一些需要永久性保存的信息,它不与CPU直接交换信息。
    • 其特点是容量极大、存储速度较慢、单位成本低
  • 高速缓冲存储器

    • 简称Cache,位于主存和CPU之间,用来存放正在执行的程序段和数据,以便CPU能够高速地使用它们。
    • Cache的存储速度可以与CPU的存储速度相匹配,但存储容量小,价格高
  • 随机存储器(RAM)

    • 存储器的任何一个存储单元的内容读可以随机存取,而且存储时间与存储单元的物理地址无关。
    • 同时RAM也是易失性存储器,即断电后存储信息即消失的存储器。
    • 其优点是读写方便、使用灵活、主要用作主存和高速缓冲存储器。
  • 只读存储器(ROM)

    • 存储器的内容只能随机读出而不能写入。信息写入后就固定不变,即使断电也不会丢失。
    • ROM也是非易失存储器,即断电后信息仍保持的存储器。
    • 通常用它存放固定不变的程序、常用和汉字字库,甚至用于操作系统的固化。它与随机存储器可共同作为主存的一部分,统一构成主存的地址域。
  • 串行访问存储器

    • 对存储单元进行读/写操作时,需按其物理位置先后顺序寻址,包括顺序存储存储器(如磁带)与直接存取存储器(如磁盘)。
  • 多级存储系统

    • 主存与CPU直接相连,辅存与主存直接相连,同时Cache介于CPU与主存之间,分别于CPU和主存相连。
    • Cache——主存”层次主要解决CPU主存速度不匹配问题
    • Cache——辅存”层次主要解决存储系统的容量问题
    • 在存储系统中,Cache、主存能与CPU直接交换信息,辅存则要通过主存与CPU交换信息。

补充:

  • 主存和Cache之间的数据调动是由硬件自动完成的,对所有程序员均是不可见的
  • 主存和辅存之间的数据调动则是由硬件和操作系统共同完成的,对应用程序员是不可见的

02.半导体随机存储器

半导体存储芯片的基本结构

  • 存储矩阵

    • 由大量相同的位存储单元阵列构成。
  • 译码驱动

    • 将来自地址总线的地址信号翻译成对应存储单元的选通信号,该信号再读写电路的配合下完成对被选中单元的读/写操作
  • 读写电路

    • 包括读出放大器和写入电路,用来完成读/写操作
  • 读/写控制线

    • 决定芯片进行读/写操作
  • 片选线

    • 确定哪个存储芯片被选中。
  • 地址线

    • 单向输入的,其位数与存储字的个数有关。
  • 数据线

    • 双向的,其位数与读出或写入的数据位数有关,数据线数与地址线数共同反映存储芯片容量的大小。

存储体的构成

  • 把存放一个二进制的物理器件称为存储元,它是存储器的最基本构件。
  • 地址码相同的多个存储元构成一个存储单元,由若干存储单元的集合构成存储体

静态随机存储器(SRAM)

  • 其存储元是用双稳态触发器(六管MOS)来记忆信息的,因此即使信息被读出后,它仍然保持其原状态而不需要再生(非破坏性读出)。但是只要电源被切断,原来保存的信息便会消失,故属于易失性半导体存储器
  • SRAM的存取速度快,但集成度低,功耗较大,所以一般用来组成高速缓冲存储器

动态随机存储器(DRAM)

  • 利用存储元电路中栅极电容上的电荷来存储信息
  • DRAM采用地址复用技术,地址线是原来的1/2,且地址信号分行、列两次传递。
  • DRAM电容上的电荷一般只能维持1~2ms,因此即使电源不掉电,信息也会自动消失,为此,每隔一定时间必须刷新,通常取2ms,这个时间称为刷新周期。
  • 相对于SRAM来说,DRAM具有容易集成、价位低、容量大和功耗低等优点,但是DRAM的存储速度比SRAM慢,一般用来组成大容量主存系统。

只读存储器(ROM)

  • ROM和RAM都是支持随机存取的存储器,其中SRAM和DRAM均为易失性存储器,而ROM中一旦有了信息,就不能轻易改变,即使掉电也不会丢失,它在计算机系统中是只读存储器。
  • 优点为结构简单,所以位密度比可读写存储器高,具有非易失性,所以可靠性高

ROM的类型

  • ROM可分为掩膜式只读存储器(MROM)一次可编程只读存储器(PROM)可擦除可编程只读存储器(EPROM)闪速存储器(Flash Memory)固态硬盘(Solid State Drives)

03.主存储器与CPU的连接

  • 连接原理

    • 主存储器通过数据总线、地址总线和控制总线与CPU连接。
    • 数据总线的位数与工作频率的乘积正比于数据传输速率。
    • 地址总线的位数决定了可寻址的最大内容空间。
    • 控制总线(读/写)指出总线周期的类型和本次输入/输出操作完成的时刻
  • 主存的扩容方法

    • 位扩展法:用多个存储器件对字长进行补充,增加存储字长,使其数据位数与CPU的数据线数相等。位扩展的连接方式是将多个存储芯片的地址端、片选端和读写控制端相应并联,数据端分别引出
    • 字扩展法:增加存储器中字的数量,而位数不变。字扩展将芯片的地址线、数据线、读写控制线相应并联,而由片选信号来区分各芯片的地址范围。
    • 字位同时扩展法:指既增加存储字的数量,又增加存储字长。

04.双端RAM和多模块存储器

  • 双端口RAM

    • 指同一个存储器有左、右两个独立的端口,分别具有两组相互独立的地址线、数据线和读写控制线,允许两个独立的控制器同时异步地访问存储单元。
  • 多模块存储器

    • 为提高访问速度,常采用多模块存储器,常用的有单体多字存储器多体并行存储器
  • 单体多字存储器

    • 指存储器中只有一个存储体,每个存储单元存储m个字,总线宽度也为m个字,一次并行读出m个字,地址必须顺序排列并处于同一存储单元。
  • 多体并行存储器

    • 指由多体模块组成,每个模块都有相同的容量和存储速度,各模块都有独立的读写控制电路、地址寄存器和数据寄存器。
    • 既能并行工作,又能交叉工作。

05.高速缓冲存储器(Cache)

主要作用:

  • 解决主存与CPU速度不匹配问题。

工作原理:

  • 主存由2^n个可编译的字组成,每个字有唯一的n位地址
  • 主存缓存 为单位存储。
  • 块的大小相同

CPU读取主存的字

  • 所需字已在缓存中,可直接访问Cache(一次送一个字节)。
  • 不在,将改字所在的主存整个字块调到缓存。

命中率

  • Cache 容量越大 CPU命中率越高。
  • 命中Cache:说明主存快已经调入缓存中。
  • 未命中:未调入。

Cache——主存地址映射和替换策略

  • 映射机构:主存的块可以放到缓存那些块当中。
  • 替换机构:完成了主存当中的一个块在Cache当中的查找操作。

  • 直接映射(不灵活):某一 主存块只能固定映射到某一缓存块。
  • 全相联映射(成本高):某一主存块能 映射到任一缓存块
  • 组相联映射:某一 主存块只能映射到某一缓存组中的存储块当中

替换算法

  • 随机算法(RAND)

    • 随机地确定替换的Cache块。没有依据程序访问的局部性原理,故可能命中率较低。
  • 先进先出算法(FIFO)

    • 选择最早调入的行进行替换。没有依据程序访问的局部性原理,可能会把一些需要经常使用的程序块(如循环程序)也作为最早进入Cache的块替换掉。
  • 近期最少使用算法(LRU)

    • 依据程序访问的局部性原理选择近期内长久未访问过的存储行作为替换的行,平均命中率要比FIFO高,是堆栈类算法。
    • LRU算法对每行设置一个计数器,Cache每命中一次,命中行计数器清0,而其他各行计数器均加1,需要替换时比较各特定行的计数值,将计数值最大的行换出。
  • 最不经常使用算法(LFU)

    • 将一段时间内被访问次数最少的存储行换出。每行也设置一个计数器,新行建立后从0开始计数,每访问一次,被访问的行计数器加1,需要替换时比较各特定行的计数值,将计数值最小的行换出。

06.虚拟存储器

虚拟存储器是一个逻辑模型

  • 功能:用户给出一个地址,叫做虚地址逻辑地址,虚拟存储器要给出该地址对应的数据。
  • 实现:由辅助硬件将虚地址映射到主存当中的某个单元,主存单元地址称为实地址物理地址

页式虚拟存储器

  • 虚拟空间与主存空间都被划分成同样大小的页,主存的页称为实页,虚存的页称为虚页

段式虚拟存储器

  • 段式虚拟存储器中的段是按程序的逻辑结构划分的,各个段的长度因程序而异。
  • 虚拟地址分为两部分:

    • 段号
    • 段内地址
  • 段表:

    • 每一行记录了与某个段对应的段号、装入位、段起点和段长等信息。
  • 由于段长度可变,所以段表中要给出各段的起始地址与段的长度。


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